EDA技术与Verilog HDL课后题：分别用任务和函数描述一个4选1多路选择器，以及全加器。
task sel4;
input A,B,C,D;
input [1:0]sel;
output Y;
case(sel):
0: Y = A;
1: Y = B;
2: Y = C;
3: Y = D;
endcase
endtask
function sel4;
input A,B,C,D;
input [1:0]sel;
case(sel):
0: sel4 = A;
1: sel4 = B;
2: sel4 = C;
3: sel4 = D;
endcase
endfunction
以上全是手打的，请采纳呀
EDA试题，十万火急！急急急！在线等答案，高手快来啊！
这个不属于普及性知识吧
像拆炸弹似的
其实编程序 可以用 圈圈叉叉角角框框 的 更容易让人理解
EDA问题，高手回答，急！
Multisim 9模拟／数字电路设计及仿真系统
一、Multisim 全功能电路仿真系统：
零件 编辑、选取、放置
电路图编辑、绘制
电路工作状况测试
电路特性分析
电路图报表输出、打印
档案转出/入
二、Multisim 是一完整的系统设计工具， 其强大功
能包含：
结合SPICE、VHDL共同仿真
电路图建立
完整的零件库
SPICE仿真
高阶RF设计功能
虚拟仪器测试及分析功能
计划及团队设计功能
VHDL设计与仿真
FPGA／CPLD组件合成
PCB文件转换功能
multiSIM 9 的最新面包板方式允许学生搭建他们
的电路图并且在“3D”面包板进行实验
提供阶梯图和元件，仿真控制“真实的”机械设备
multiSIM 9提供了多种常用的虚拟仪表，用户可以通过这些仪表观察电路的运行状态，观察电路的仿真结果。它们的设置、使用和读数与实际的测量仪表类似，就像在实验室中使用仪表一样。
16-Channel Logic Analyzer(16通道逻辑分析仪)
Agilent Instruments(安捷伦仪器)
54622D Scope(54622D 范围)
34401A DMM(34401A数字万用表)
33120A Waveform Generator(33120A 波形产生器)
Ammeter(电表)
Bode Plotter(波特图仪)
Distortion Analyzer(失真分析仪)
Dynamic Measurement Probes(动态测量探测器)
Frequency Counter(频率计)
Function Generator(函数发生器)
Multimeter(万用表)
Network Analyzer(网络分析仪)
Oscilloscope(2 and 4-channel) (2通道或4通道示波器)
Spectrum Analyzer(频谱分析仪)
Tektronix Oscilloscope(TDS 2024 4-channel scope)
(泰克示波器)
Voltmeter(伏特计)
Wattmeter (瓦特计)
Word Generator(字符产生器)
仿真分析是估算电路特性的一种数学方法。通过仿真分析，不必构造具体的物理电路，也不必使用实际的测试仪器，就可以基本确定电路的工作性能。
multiSIM 9教育版提供了多达24种分析功能，如此多的分析功能是其它电路分析软件所不能比拟的，这也正是multiSIM 9的特色之一。
3db Point(3dB 点分析)
AC and DC Sensitivity(交流/直流灵敏度分析)
AC Frequency Sweep(交流频率扫描)
Batched Analysis(批处理分析)
DC Operating Point(直流工作点分析)
DC Sweep(直流扫瞄分析)
Distortion(失真度分析)
Fourier(傅利叶分析)
I-V Analyzer(伏安分析)
Model Parameter Sweep(参数扫描分析 Monte Carlo(蒙地卡罗分析)
Nested Sweep(嵌套扫描分析)
Noise(噪声特性分析)
Pole-Zero(零/极点分析)
Temperatures Sweep(温度扫瞄分析)
Trace Width(线宽分析)
Transfer Function(转移函数分析)
Transient(瞬时分析)
User-Defined Analysis(用户定义分析)
Worst Case (最坏状况分析)
9月8日，国家发改委、信产部、辽宁省、大连市领导以及英特尔董事长克瑞格·贝瑞特出现在大连 经济开发区，共同见证大连英特尔大连芯片厂奠基。
大连芯片厂投资总额达到25亿美元。贝瑞特表示，英特尔将助力中国在芯片制造、半导体技术人才培养、信息技术 产业集群以及环保等多方面的发展，树立中国在芯片先进制造这一高科技领域的里程碑。“今天艳阳高照的好天气 ，也预示着英特尔在中国的蓬勃发展。”
据悉，英特尔拥有全球最大的300毫米（12英寸）晶圆工厂网络，大连芯片厂是英特尔在全球第八个、亚洲第一个 300毫米晶圆厂。英特尔大连芯片厂总使用面积16.3万平方米，内含1.5万平方米的无尘室，计划采用英特尔先进的 纳米制程工艺，并配合全球主流的300毫米晶圆技术，以完善英特尔在全球的芯片生产网络。大连芯片厂预计在 2010年投产。
大连芯片厂的启动，标志着英特尔在中国的投资总额已经接近40亿美元。此前，英特尔在上海和成都分别设有封装 测试工厂和生产线，并在北京、上海等其他省市建立了研发中心和实验室。
eda技术课后参考答案第二章15题怎么解答
1.EDA的英文全称及其中文含义是什么？
答：EDA是Electronic Design Automation，其中文含义是“电子设计自动化”。
2.什么叫EDA技术？简述EDA技术的发展历程。
答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。
3.简述用EDA技术设计电路的设计流程。
答 EDA设计流程包括：设计准备、设计输入、设计处理、设计校验、器件编程、器件测试和设计验证。
4.什么叫”综合”和”网表文件”?
答: (A)在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。(1)从自然语言转换到 VHDL 语言算法表示，即 自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从 RTL 级表示转换到逻 辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表 文件，可称为版图综合或结构综合。 综合在电子设计自动化中处于核心地位。 (B)网表文件是描述电路的连接关系的文件，一般以文本文件的形式存在。英文为 netlist file格式有cdl, spice, aucdl...等
5. 从使用的角度来讲，EDA技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用?
答: EDA技术的学习主要应掌握4个方面的内容：① 大规模可编程逻辑器件；② 硬件描述
语言；③ 软件开发工具；④ 实验开发系统。
6.目前流行的主流厂家的EDA的软件工具有哪些？比较这些EDA软件的差异。
答: （1）目前比较流行的主流厂家的EDA的软件工具有Altera的MAX+plus II、Quartus II 、Lattice的ispEXPERT、Xilinx的Foundation Series。
（2）Max+plus II 是A1tera公司推出的一个使用非常广泛的EDA软件工具，它支持原理图、VHDL和Verilog语言的文本文件，以及波形图与EDIF等格式的文件作为设计输入，并支持这些文件的任意混合设计。它具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。在适配之后，Max+plus II生成供时序仿真用的Edif、VHDL和Verilog 3种不同格式的网表文件。Max+plus II界面友好，使用便捷，被誉为业界最易学易用的EDA软件，并支持主流的第三方EDA工具，支持除APEx20K系列之外的所有A1tera公司的FPGA／CPLD大规模逻辑器件。
Quartus II是A1tera公司新近推出的EDA软件工具，其设计工具完全支持VHDL和Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。第三方的综合工具，如Leonardo Spectrum、Synplify pro和FPGA Compiler II有着更好的综合效果，Quartus II可以直接调用这些第三方工具，因此通常建议使用这些工具来完成VHDL/Verilog源程序的综合。同样，Quartus II具备仿真功能，也支持第三方的仿真工具，如Modelsim。此外，Quartus II为A1tera DSP开发包进行系统模型设计提供了集成综合环境，它与MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。Quartus II还可与SOPC Builder结合，实现SOPC系统开发。
ispExPERT是Lattice公司的主要集成环境。通过它可以进行VHDL、Verilog及ABEL语言的设计输入、综合、适配、仿真和在系统下载。ispExPERT是目前流行的EDA软件中最容易掌握的设计工具之一，它界面友好、操作方便、功能强大，并与第三方EDA工具兼容良好。
Foundation Series是Xilinx公司较成熟的集成开发EDA工具。它采用自动化的、完整的集成设计环境。Foundation项目管理器集成Xilinx实现工具，并包含了强大的书馆Synopsys FPGA Express综合系统，是业界最强大的EDA设计工具之一。
7. 简要阐述EDA技术的发展趋势和应用领域
答：从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多样、
软件功能强大。EDA的范畴包括：机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有 EDA的应用。
第二章 VHDL硬件描述语言
1、简述实体(ENTITY)、结构体（ARCHITECTURE）与原理图的关系。
答：结构来说 实体就是原理图的外观，结构体中的具体程序就是原理图中的具体实现。
2、子程序调用与元件例化有何区别，函数与过程在具体使用上有何不同。
答：从硬件角度讲，一个子程序的调用类似于一个元件模块的例化，VHDL综合器为子程序的每一次调用都生成一个电路逻辑块。所不同的是，元件的例化将产生一个新的设计层次，而子程序调用只对应于当前层次的一部分。函数和过程的不同在于：函数只有一个输出，只能通过函数体内的RETURN语句来实现，函数体内不能有信号赋值语句；而过程却可以有不止一个输出，而且是通过过程体内的信号赋值语句或者变量赋值语句来实现的，过程体内的RETURN语句没有用处，因此不少过程都将其省略了。函数的调用只能通过表达式来实现，过程的调用则是通过过程调用语句来实现的。
EDA技术verilog版，求这个题的答案，verilog版
这个估计木有，潘松那家伙是根据一家公司的实验箱写的，说白了就是那本书是潘松写给那家公司的实验指导书，所以要那个东西，就得购买那家公司的实验箱，所以，老兄别找了，当年哥也是找不到，有什么问题就提上来吧，能帮你就帮你，不能的话还有很多人帮你呢
求高手帮忙做个EDA技术的VHDL编程题。谢谢 设计一个含异步复位和计数使能的11位二进制加减可控的计数器。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DECODE3_8 IS
PORT ( DIN : IN STD_LOGIC_VECTOR (2 DOWNTO 0);
EN : IN STD_LOGIC;
XOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END DECODE3_8;
ARCHITECTURE ONE OF DECODE3_8 IS
BEGIN
PROCESS (DIN, EN)
BEGIN
IF EN = ‘1’ THEN
IF DIN = “111” THEN XOUT = “11111110”;
ELSIF DIN = “110” THEN XOUT = “11111101”;
ELSIF DIN = “101” THEN XOUT = “11111011”;
ELSIF DIN = “100” THEN XOUT = “11110111”;
ELSIF DIN = “011” THEN XOUT = “11101111”;
ELSIF DIN = “010” THEN XOUT = “11011111”;
ELSIF DIN = “001” THEN XOUT = “10111111”;
ELSE XOUT = “11111011”;
END IF;
END PROCESS;
END ONE;
EDA题目，求大神解释
Comepare意思是对比，你这个module名字是 Compare8，意思就是将8位数对比大小，看输入输出，a,b为输入，larger,equal,less为输出。
module Compare8(a,b, larger,equal,less);// module声明 对比8位数的模块(module) 有a,b, larger,equal,less 5个端口(port)
//定义常量变量
parameter size=8; // parameter定义的是常量，这里定义了常量size，值是8
input[size-1:0] a,b; // 定义输入变量a和b，没有写变量类型，默认为wire型，变量位宽为size即8
output larger,equal,less; // 定义输出端口为 larger,equal,less
wire larger,equal,less; // 定义变量larger,equal,less 类型为wire型，位宽为1
// assign为连续赋值语句
assign larger=(ab); // 将逻辑运算 ab 的值赋给larger，判断a是否大于b。如果ab，则larger为1；如果a≤b，则larger为0
assign equal=(a==b); // 将逻辑运算 a==b 的值赋给equal，判断a是否等于b。如果a=b，则larger为1；如果a≠b，则larger为0
assign less=(ab); // 将逻辑运算 ab 的值赋给less，判断a是否小于b。即如果ab，则larger为1；如果a≥b，则larger为0
endmodule // module结束 与 module Compare8 对应
有问题继续追问，望采纳。
EDA技术问题
结构描述，全加器里面包含了半加器
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY half_adder IS
GENERIC（tpd：TIME:=10 ns）；
PORT（in1, in2: IN STD_LOGIC;
sum, carry: OUT STD_LOGIC);
END half_adder;
ARCHITECTURE behavioral OF half_adder IS
BEGIN
PROSESS (in1, in2)
BEGIN
sum = in1 XOR in2 AFTER tpd;
carry = in1 AND in2 AFTER tpd;
END PROCESS;
END behavioral; - -半加器设计完毕
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY or_gate IS
GENERIC（tpd：TIME:=10 ns）；
PORT（in1, in2: IN STD_LOGIC;
out1: OUT STD_LOGIC);
END or_gate;
ARCHITECTURE structural OF or_gate IS
BEGIN
out1 = in1 OR in2 AFTER tpd;
END structural; - - 或门设计完毕
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY full_adder IS
GENERIC（tpd：TIME：=10 ns）；
PORT（x，y，c_in: IN STD_LOGIC;
Sum, c_out: OUT STD_LOGIC);
END full_adder;
ARCHITECTURE structural OF full_adder IS
COMPONENT half_adder
PORT（in1, in2: IN STD_LOGIC;
sum, carry: OUT STD_LOGIC);
END COMPONENT;
COMPONENT or_gate
PORT（in1, in2: IN STD_LOGIC;
out1: OUT STD_LOGIC);
END COMPONENT;
SIGNAL a, b, c:STD_LOGIC;
FOR u1,u2 : half_adder USE ENTITY WORK.half_adder (behavioral);
FOR u3: or_gate USE ENTITY WORK. or_gate (structural);
BEGIN
u1: half_adder PORT MAP (x, y, b, a);
u2: half_adder PORT MAP (c_in, b, sum, c);
u3: or_gate PORT MAP (c, a, c_out);
END structural;